Todo sobre la línea de productos Xilinx Virtex FPGA

Los circuitos integrados son un aspecto vital de los sistemas electrónicos y eléctricos. No sólo resultan fundamentales en el diseño de la electrónica, sino que garantizan su correcto funcionamiento. Así, encontrará circuitos integrados en amplificadores, memorias de ordenador, procesadores de vídeo, microprocesadores, interruptores, etc. Sin embargo, como todos los demás productos y líneas de productos que están revolucionando la industria, es imposible hablar y entender los circuitos integrados sin hablar de la FPGA Virtex. ¿En qué consiste?

Virtex representa una familia de productos FPGA emblemática creada por Xilinx. Incluye modelos y configuraciones optimizados para diversas aplicaciones. Xilinx Virtex engloba diferentes familias. Incluye Virtex-E, Virtex-II, Virtex-4, Virtex-5, Virtex-6 y Virtex-7. Virtex-7 (3D), Virtex UltraScale, Virtex UltraScale+ y SoC pertenecen al grupo de productos.

La serie FPGA Virtex se basa en los CLB (libros lógicos configurables). Cada CLB equivale a varias puertas ASIC. Comprende varias rebanadas con una arquitectura de construcción diferente entre familias. Virtex FPGA también posee otras series que incluyen:

• Artix (bajo coste)
• Kintex (gama media)
• Spartan serie de bajo coste

Virtex posee diversas series de productos con multitud de familias. Este artículo se centrará en la serie de productos FPGA Virtex. Vamos a ello de inmediato.

FPGA Virtex de Xilinx

Las FPGA Virtex de Xilinx tienen una enorme reputación en la industria por su impacto en el mercado y su innovación. La FPGA Virtex se programa en lenguajes de descripción de hardware especiales como Verilog o VHDL. Utiliza la suite de diseño Vivado o Xilinx. Su diseño arquitectónico incluye un bloque de E/S que controla los pines de salida y entrada del chip Virtex. Este diseño resulta fundamental para admitir una gran variedad de estándares de señalización.

Todos los pines están predeterminados para el modo de entrada. Implica alta impedancia, con pines de E/S que se ensamblan en bancos de E/S que presentan cada banco soportando un voltaje diferente. Además de FPGA configurables, las FPGA Virtex también incluyen hardware de función fija para memorias, multiplicadores, núcleos de microprocesador, ECC y lógica FIFO, además de bloques DSP. Pero la cosa no queda ahí. Abarca transceptores serie de alta velocidad Ethernet, bloques MAC y controladores PCI express.

Si necesita adquirir una serie de productos Virtex FPGA de Xilinx, debe tener en cuenta ciertos aspectos. Por ejemplo, le resultará útil conocer las distintas series de cada línea de productos de la línea de productos Virtex FPGA de Xilinx. Deberá conocer sus características correspondientes y su idoneidad para su área de aplicación. Además, hay que tener en cuenta otros aspectos como los costes, el fabricante de PCB contratado, las necesidades de diseño de PCB, etc.

Xilinx Virtex-II

La familia de FPGA Virtex-II se desarrolló para funciones de alto rendimiento que abarcan diseños de baja a alta densidad. El desarrollo lo basa todo en sus módulos personalizados y núcleos IP. Ofrece una solución completa para aplicaciones de redes inalámbricas, telecomunicaciones, DSP y vídeo. Incluye interfaces DDR, LVD y PCI. La avanzada arquitectura Virtex-II, además del procedimiento metálico de 8 capas CMOS de 0,15 µm / 0,12 µm, garantiza la optimización para operaciones de bajo consumo y alta velocidad. Además, combina numerosos atributos flexibles y densidades que llegan hasta los diez millones de puertas de sistema. En consecuencia, refuerza las capacidades de diseño de lógica programable, además de resultar una opción fantástica en matrices programadas por máscara.

Bloques de entrada/salida
Los IOB son programables y tienen tres categorías. Incluyen un bloque de entrada completo con registro DDR o de velocidad de datos única, un bloque de salida con registro DDR y un bloque bidireccional que combina configuraciones de salida y entrada.

. CLBs
Es un recurso que engloba dos buffers de 3 estados y cuatro slices. Cada uno dispone de dos generadores de funciones, puertas lógicas aritméticas, dos elementos de almacenamiento, una cadena rápida de carry look-ahead, grandes multiplexores, una puerta horizontal en cascada y una amplia capacidad de funciones.

Reloj global
El multiplexor de reloj global y los búferes DCM ofrecen una solución completa para el diseño de esquemas de reloj de alta velocidad. El Virtex-II posee hasta doce bloques DCM, y cada DCM puede desplegarse para erradicar los retardos en la distribución del reloj.

Recursos de enrutamiento
Todos los elementos de Virtex-II, como CCLB, IOB, etc., utilizan un esquema de interconexión similar con un único acceso de matriz de enrutamiento global. Existe un total de dieciséis líneas de reloj globales, y cada cuadrante dispone de ocho.

Configuración
Los dispositivos Virtex-II se configuran mediante un proceso de carga de datos en la memoria de configuración interna. Utiliza uno de los cinco modos siguientes: esclavo-serie, esclavo selectMAP, maestro-serie, maestro SelectMAP y boundary-scan. Además, dispone de un descifrador DES (Data Encryption Standard).

Xilinx Virtex-2Pro

Traducción realizada con la versión gratuita del traductor www.DeepL.com/Translator

Se presenta como un diseño FPGA basado en módulos personalizados y núcleos IP. Virtex-II Pro incorpora una CPU PowerPC y un transceptor multigigabit en su arquitectura. Por tanto, ofrece una solución integral para aplicaciones inalámbricas, de telecomunicaciones, vídeo, inalámbricas, DSP y redes. El proceso CMOS de nueve capas de cobre de 0,13 µm, líder del sector, además de la arquitectura Virtex-II Pro, garantiza la optimización para diseños de alto rendimiento con un rango de densidad divergente. Además, combina una miríada de núcleos IP y atributos flexibles, que mejoran las capacidades de diseño de lógica programable. En consecuencia, es una excelente opción para enmascarar matrices de puertas programadas.

IOBs
Los bloques de entrada/salida vienen programables y con diversas categorizaciones. Los registros prueban latches de flip-flops tipo D sensibles a nivel o activados por flanco. ¿Y qué más? Los IOB admiten estándares de E/S de un solo extremo como LVCMOS y LVTTL, compatibles con PCI-X, compatibles con PCI y compatibles con GTLP y GTL.

Bloque procesador PowerPC 405
La CPU RISC del PPC405 ejecuta instrucciones a velocidades sostenidas de una sola instrucción por ciclo. Además, la caché de datos y las instrucciones en chip limitan la complejidad del diseño, al tiempo que mejoran el rendimiento del sistema. Entre sus características se incluyen el control de almacenamiento, la CPU PowerPC RISC, una unidad de gestión de memoria virtual, soporte de depuración y controladores OCM.

CLBs
Los bloques lógicos configurables poseen dos buffers de 3 estados y cuatro rebanadas. Cada rebanada resulta equivalente a la siguiente y cuenta con dos generadores de funciones, puertas lógicas aritméticas, dos elementos de almacenamiento, multiplexores de gran tamaño, una puerta o cadena horizontal en cascada y una amplia capacidad de función. En este caso, los generadores de funciones también son configurables.

Recursos de enrutamiento
Elementos como el CLB, el IOB, el bloque SelectRAM+, el DCM y los multiplicadores utilizan un esquema además de una matriz de enrutamiento global similar. Los modelos de temporización también se comparten, lo que mejora el aspecto de predictibilidad del rendimiento del diseño de alta velocidad.

Configuración
Resulta similar al resto de familias Virtex, especialmente en el modo de carga del flujo de bits. Sin embargo, el DES garantiza la seguridad del flujo de bits una vez cargado en el chip.

Analizador lógico y lectura integrados
Otro elemento clave del Virtex-II pro es que puede volver a leer fácilmente sus datos de configuración almacenados en casos que requieran verificación. En consecuencia, permite un proceso de depuración sin problemas siempre que sea necesario.

Xilinx Virtex-4

Al igual que otras series Virtex, Virtex-4 de Xilinx combina la arquitectura ASMBL con una amplia variedad de atributos flexibles. Mejora las capacidades de diseño de lógica programable, convirtiéndola en una potente opción a la tecnología ASIC. Las FPGA Virtex-4 abarcan tres subfamilias: LX, SX y FX, por lo que ofrecen múltiples opciones y combinaciones de atributos que permiten abordar aplicaciones complejas. Cuenta con un bloque central de IP duro que engloba los procesadores PowerPC, transceptores serie de 622 Mb/s a 6,5 Gb/s, MAC Ethernet trimodal, cortes DSP dedicados, bloques de interfaz fuente-síncrono y circuitos de alta velocidad en su gestión de reloj. Un bloque de construcción estándar de FPGA Virtex-4 mejora los que se encuentran en las renombradas familias Virtex, Virtex-E, Virtex-II Pro, Virtex-II y Virtex-II Pro X. Por tanto, implica que los diseños de generaciones anteriores pueden resultar compatibles hacia arriba.

Los dispositivos Virtex-4 se fabrican en un avanzado procedimiento de cobre de 90 nm mediante el uso de tecnología de obleas de 300 mm.

Configuración
Los dispositivos Virtex-4 se configuran mediante un proceso de carga del flujo de bits en la ICM o memoria de configuración interna. Esto se lleva a cabo mediante los modos esclavo-serie, maestro SelectMAP, esclavo SelectMAP, maestro-serie y boundary-scan. También cuenta con un descifrado AES opcional de 256 bits que se admite en el chip. Por consiguiente, proporciona seguridad de propiedad intelectual (IP).

RAM de bloque
Dispone de un recurso RAM de bloque de 18 Kb de RAM de doble puerto real, y es programable desde 16K x 1 hasta 512 x 36, configuraciones de anchura y profundidad. Además, cada puerto es totalmente independiente y síncrono. Así, ofrece tres modos de “lectura durante escritura”. ¿Y qué más? La memoria RAM en bloque se puede conectar en cascada y puede albergar grandes bloques de almacenamiento integrados. Además, el registro de canalización back-end, el soporte FIFO integrado, la escritura de bytes y los circuitos de control de reloj son sólo algunas de las características que ofrece la FPGA Virtex-4.

CLBs
En el caso de las FPGA Virtex-4, el recurso CLB consta de cuatro rebanadas equivalentes. Cada uno tiene dos generadores de funciones, puertas lógicas aritméticas, dos elementos de almacenamiento y multiplexores más grandes, además de una cadena de espera de acarreo rápido. Los generadores de funciones de la FPGA Virtex-4 se pueden configurar como LUT de 4 entradas. Dos rodajas CLB pueden tener sus LUT configuradas para convertirse en RAM distribuida de 16 bits o registros de desplazamiento de 16 bits. Sus dos elementos de almacenamiento también pueden ser latches de flip-flops de tipo D sensibles al nivel o activados por flanco.

Bloques de E/S
Los bloques de entrada/salida vienen programables con diferentes categorizaciones. Además, los registros IOB pueden ser latches sensibles al nivel o flip-flops de tipo D activados por flanco. Otra posibilidad consiste en configurar el atributo de E/S DCI para ofrecer terminación en chip, especialmente para cada estándar de E/S single-ended y E/S diferencial.

Recursos de enrutamiento
Los componentes de los dispositivos Virtex-4 despliegan un esquema de interconexión similar, además de un acceso similar a la matriz de enrutamiento global. Además, los modelos de temporización se comparten, lo que mejora la predicción del rendimiento de los diseños de alta velocidad.

Xilinx Virtex-5

Las FPGA Virtex-5 utilizan la arquitectura ASMB de segunda generación basada en columnas. Posee cinco subfamilias, cada una de ellas con una relación de características distinta para satisfacer las necesidades de diseños lógicos diversos y avanzados. La familia FPGA contiene el tejido lógico más progresivo y de mayor rendimiento. También cuenta con numerosos bloques de nivel de sistema hard-IP, entre los que se incluyen la potente RAM de bloque de 36 Kbit y las rebanadas DSP 25 x 18 de segunda generación. También contiene la tecnología SelectIO (incluida la impedancia controlada digitalmente incorporada), la funcionalidad de monitorización del sistema y los bloques de interfaz fuente-síncrono ChipSync. Además, la FPGA Virtex-5 también cuenta con un mosaico de gestión de reloj superior completo con un reloj PLL y DCM integrado, opciones de configuración innovadoras y generadores.

Configuración
Los dispositivos Virtex-5 se configuran mediante un proceso de carga de flujo de bits en la memoria de configuración interna. Puede hacerse realidad mediante el despliegue de los siguientes modos. Los modos esclavo-serie, maestro-serie, esclavo selectMAP, maestro SelectMAP, boundary-scan, SPI y BPI-down/BPI-up. Además, admite opciones como el descifrado de secuencias de bits AES de 256 bits, la gestión de secuencias de bits múltiples y la detección automática del ancho del bus de configuración paralelo. ¿Y qué más? También admite cadenas margarita paralelas y configuraciones ECC y CRC.

Monitor del sistema
El monitor de sistema de las FPGA Virtex de Xilinx es un componente esencial para infraestructuras de alta fiabilidad o disponibilidad. Mejora la supervisión del entorno físico de la FPGA en chip, además de su entorno de sistema inmediato. Cuenta con varias subfamilias, y cada miembro posee un bloque de monitor de sistema. El monitor del sistema Virtex-5 se construye utilizando un convertidor analógico-digital (ADC) de 10 bits y 200 kSPS.

Un ADC es fundamental para digitalizar varios sensores en chip y proporcionar información sobre el entorno físico de la FPGA. Los sensores en chip incluyen una fuente de alimentación y sensores de temperatura. El acceso al entorno externo se facilita mediante varios canales de entrada analógica externa. Estas entradas analógicas son de propósito general y, por tanto, pueden utilizarse para digitalizar una gran variedad de señales de tensión.

Además, admiten esquemas de entrada diferencial real, bipolar y unipolar. En consecuencia, se garantiza el acceso completo a los canales externos y a los sensores en chip a través del JTAG TAP, lo que permite utilizar la infraestructura JTAG actual ubicada en la placa (PC) para realizar pruebas analógicas y de diagnóstico avanzadas durante el desarrollo y después de la implementación. A menudo, el Monitor del Sistema resulta totalmente operativo antes de la configuración de la FPGA y después de encenderla. Además, el System Monitor nunca necesita una instanciación obvia en el diseño para acceder a aspectos como la funcionalidad básica. En consecuencia, permite la utilización del Monitor de Sistema durante las últimas etapas del ciclo de diseño.

Recursos de enrutamiento
Todos los componentes del dispositivo Virtex-5 despliegan un esquema de interconexión similar, además de un acceso único a la matriz de enrutamiento universal. Además, el diseño del enrutamiento CLB-a-CLB proporciona un amplio conjunto de conectividad en muy pocos saltos. Dado que los modelos de temporización se comparten, se mejora la predicción de los diseños de alta velocidad.

Reloj global
Los búferes multiplexores de reloj global y los CMT ofrecen una solución completa para el diseño de redes de reloj de alta velocidad. Cada CMT posee un único PLL y dos DCM. Puede implementar el PLL y el DCM de forma independiente. El Virtex-5 contiene hasta seis bloques CMT, por lo que ofrece un máximo total de dieciocho elementos generadores de reloj. Cada DCM ofrece una capacidad de generación de reloj conocida. Sin embargo, cuando se trata de la generación de relojes externos o internos deskewed, cada DCM puede utilizarse para eliminar el retardo en la distribución del reloj. También ofrece versiones de reloj de salida con desfase de 270°, 180° y 90°. La FPGA Virtex-5 dispone de PLL para aumentar la capacidad del DCM. Este reloj ofrece opciones adicionales de síntesis y filtrado de fluctuaciones del reloj de referencia. ¿Y qué más? Posee 32 búferes MUX de reloj global completos con un árbol de reloj diferencial para minimizar la distorsión del ciclo de trabajo además del jitter.

Exploración de límites
Los registros de datos e instrucciones asociados a la exploración de límites admiten una metodología de configuración y acceso típica para los dispositivos Virtex-5. En consecuencia, permite la conformación y el cumplimiento de las normas IEEE 1532 y 1149.1.

RAM de bloque
Los recursos de bloque de RAM Virtex de 36 Kbit y doble puerto, vienen programables, especialmente desde 32K x 1 hasta 512 x 72, en diversas configuraciones de anchura y profundidad. Además, cada bloque de 36 Kbit puede configurarse para funcionar como dos bloques RAM autónomos de doble puerto de 18 Kbit. Recuerde que cada puerto es totalmente independiente y síncrono, por lo que ofrece tres modos de “lectura durante escritura”.

CLBs
El recurso de bloque lógico configurable implica dos rebanadas equivalentes. Cada sección tiene cuatro elementos de almacenamiento, un número similar de generadores de funciones, multiplexores de gran tamaño, puertas lógicas aritméticas y una cadena de espera de acarreo rápido. Los generadores de funciones pueden configurarse como LUT de doble salida, 5 o 6 entradas. Además, los elementos de almacenamiento (cuatro) pueden configurarse como latches de flip-flop de tipo D sensibles al nivel o activados por flanco.

Bloques de E/S
Las FPGA Virtex-5 disponen de IOB programables con diversas categorizaciones. El atributo de E/S de impedancia controlada digitalmente (DCI) puede configurarse para proporcionar terminación en chip.

FPGA Virtex-6 de Xilinx

La serie se presenta como una base de silicio programable para que las TDP (plataformas de diseño dirigidas) ofrezcan componentes de hardware y software integrados. En consecuencia, permite a los diseñadores concentrarse en la innovación nada más comenzar su ciclo de desarrollo. La serie despliega la arquitectura ASMBL basada en columnas, además de poseer varias subfamilias individuales.

Cuenta con innumerables bloques incorporados a nivel de sistema. Estos atributos permiten a los diseñadores lógicos desarrollar los más altos niveles de funcionalidad y rendimiento en el sistema basado en FPGA. La FPGA Virtex-6 se construye utilizando la tecnología de proceso de cobre de vanguardia de 40 nm. También constituye una opción programable cuando se trata de tecnología ASIC personalizada. La FPGA Virtex-6 ofrece una solución de primer nivel para satisfacer los requisitos de los diseñadores de sistemas DSP, lógicos e integrados de alto rendimiento, principalmente aquellos con capacidades de conectividad, lógica, microprocesadores blandos y DSP sin precedentes.

Configuración
La FPGA Virtex-6 tiene una configuración personalizada y la almacena en un latch interno de tipo SRAM. Los bits de configuración pueden oscilar entre 26Mb y 177Mb en función del tamaño del dispositivo, pero no tienen en cuenta la implementación particular del diseño de usuario a menos que se implemente el modo de compresión.

Además, el modo de configuración es volátil y requiere ser recargado cada vez que se enciende la FPGA. Es posible recargar este almacenamiento en cualquier momento, siempre que se tire del pin PROGRAM_B a bajo.

La configuración bit-serie puede ser en modo maestro serie o esclavo serie. El modo serie maestro se infiere cuando la FPGA crea la señal CCLK, mientras que el modo serie esclavo implica cuando la fuente externa de datos de configuración sincroniza la FPGA. Un proceso de configuración estándar abarca la ejecución de la secuencia como sigue.

• Detecta el encendido o PROGRAM_B durante Low
• Borra toda la memoria de configuración
• Un muestreo de los pines de modo se completa para establecer el modo de configuración. Puede probar esclavo o maestro, paralelo o bit-serie, o incluso ancho de bus.
• Carga los archivos de configuración y comienza con el patrón de detección de ancho de bus, palabra de sincronización, comprobando el código correcto del dispositivo antes de terminar con el CRC (comprobación de redundancia cíclica) de todo el flujo de bits.
• A continuación, el arranque implementa una secuencia de eventos definida por el usuario que libera el presionador interno o el reset de los flip-flops, opcionalmente espera a que se bloqueen los PLLs o bucles de fase bloqueada o/y la coincidencia del DCI, además de activar la salida de los controladores, y transicionar el pin DONE a High.

CLBs, LUTs y Slices
Es posible configurar la LUT (tabla de consulta) de las FPGAs Virtex-6 como dos LUTs de 5 entradas con salidas aisladas pero que poseen direcciones comunes o una LUT de 6 entradas con una salida singular. El registro opcional de cada salida LUT puede realizarse en un flip flop. En consecuencia, cuatro LUTs de este tipo, junto con su aritmética, llevan la forma lógica, multiplexores, dos rebanadas, y ocho flip flops de la CLB. También es posible configurar opcionalmente cuatro rebanadas de flip flop como latches, siempre que se configure cada rebanada de flip flop por LUT. Sin embargo, esto exige que el resto (cuatro flip-flops en la rebanada) permanezcan sin utilizar.

Gestión de relojes
Cada FPGA Virtex-6 contiene hasta nueve CMT (mosaicos de gestión de reloj), cada uno de ellos compuesto por dos MMCM (gestores de reloj de modo mixto) que demuestran estar basados en PLL. Cuenta con atributos como bucle de fase bloqueada, funciones programables de MMCM y distribución de reloj.

RAM de bloque
Cada FPGA Virtex-6 contiene entre 156 y 1064 RAM de bloque de doble puerto. Recuerde que cada bloque de puertos almacena 36 Kbits. Además, cada bloque de RAM posee dos puertos independientes sin nada en común aparte de los datos almacenados. Cuenta con funcionamiento síncrono, detección de errores y rectificador, además de una anchura de datos programable.

Procesamiento digital de señales
Las aplicaciones DSP despliegan numerosos acumuladores y multiplicadores binarios, que se ejecutan mejor en slices DSP dedicados. Todas las FPGA Virtex-6 disponen de numerosos slices DSP dedicados, de bajo consumo y totalmente personalizados, que combinan un tamaño reducido con una alta velocidad, al tiempo que conservan la flexibilidad del diseño del sistema.

E/S (entrada/salida)
El número de patillas de E/S varía entre 240 y 1.200 en función del tamaño del encapsulado y del dispositivo. Cada pin de E/S puede configurarse para cumplir una gran cantidad de estándares. Además de los pines de alimentación y otros pines de configuración dedicados, todos los pines del encapsulado poseen capacidades de E/S similares que sólo pueden verse limitadas por reglas de banco específicas.

Los pines de E/S se organizan en bancos de cuarenta pines. Cada banco contiene una patilla de tensión de alimentación de salida estándar que alimenta búferes de entrada específicos. Una consideración importante para los pines de E/S incluye la comprensión de sus características eléctricas, la impedancia controlada digitalmente y la lógica de E/S correspondiente.

Monitores del sistema
Todas las FPGA Virtex-6 disponen de circuitos de monitorización del sistema que proporcionan información sobre la alimentación y el estado térmico. Las salidas de los sensores se digitalizan con un ADC de 10 bits y 200 kSPS. El diseño del monitor del sistema digitaliza constantemente todas las salidas de los sensores del chip. Cada lectura reciente (mediciones) se almacena en registros dedicados.

Es de vital importancia señalar que la serie no termina en el Xilinx Virtex-7. Existen otras familias dentro de esta línea de productos, como Virtex-7 FPGA, Xilinx PROM, etc., por mencionar sólo algunas.

Conclusión

Los circuitos integrados son vitales para los sistemas electrónicos y también lo son las líneas de productos Xilinx Virtex. Si desea comprar un circuito integrado relevante dentro de esta gama de productos, pero no está seguro de qué elegir, siempre puede obtener orientación en RayMing PCB and Assembly. La atención al cliente es uno de los muchos servicios de CI que ofrecemos.

Números de parte Virtex

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